ایران سرفراز- نرم افزار وپروژهای دانشجویی


نرم افزار وپروژهای دانشجویی

یک روش خودآزمون توکار برنامه پذیر برای آزمایش هسته های حافظه

۳۳۶

یک روش خودآزمون توکار برنامه پذیر برای آزمایش هسته های حافظه

IEEE P در تراشه های پیچیده تحت استاندارد 1500

Mohsen_mahyar@yahoo.com

چکیده

روش پیشنهاد شده در این مقاله اجرای چندین الگوریتم مارش را با هزینه و سربار مساحتی کمتر روی هسته های حافظه ممکن

حافظه که مستقل از تکنولو ژ ی هست ه های حافظه است و همچنین از یک پیچندة BIST می سازد . در این روش از یک کنتر ل کنندة

وابسته به تکنولوژی هستة حافظه استفاده شده ، که فرمانهای آزمایش را از طریق یک خط IEEE P سازگار با استاندارد 1500

دریافت و پس از اجرای فرمان آزمایش ، نتایج آزمایش را از طریق یک خط سریال خر و جی به کنترلر BIST سریال ورودی از کنترل ر

ارسال م ی کند . هر فرمان آزمایش ، یک گام از الگوریتم مارش است که شامل ترتیب آدر س دهی ، عملیات خواندن و نوشتن و

همچنین الگوی آزمایشی که روی سلولهای هستة حافظة تحت آزمایش نوشته و خوانده م ی شود ، م ی باشد . این فرمانها با حداقل

ذخیره م یشوند . BIST موجود در کنترلر ROM بیت ، کدگذاری شد ه و درحافظة

کلمات کلیدی

NOC , SOC , IEEE P خودآزمون توکار , هسته های حافظه , پیچنده , 1500

۳۳۷

۱- مقدمه

پیشرفت روزافزون در تکنولوژیهای مرتبط با طراحی و ساخت

قطعات مدارات مجتمع ، طراحان را قادر ساخته است که بسادگی

یک سیستم را درون یک تراشه قرار دهند . یک سیستم در تراشه

نامیده می شود متشکل از چندین بلاک SOC که به اختصار 1

متفاوت با عملکردهای متفاوت م یباشد که به این بلاکها هسته

گفته می شود ، از طرف دیگر با توجه به تعداد زیاد هسته ها و

مبتنی بر هسته ، یک چالش SOC پیچیدگی آنان ، آزمایش یک

بزرگ است , زیرا بدلیل کاهش چشمگیر قابلیت کنترل و مشاهده و

یا به عبارتی دسترسی به هسته ها و منطق اطراف آنها ، آزمایش

مبتنی بر روشهای سنتی تقریبأ غیرممکن شده است . از طرفی با

پیچیدگی ارتباطی در آنها , SOC رشد تعداد هسته ها در یک

افزایش یافته و بدلیل محدویتهای ساختاری که در گذرگاها وجود

های SOC را کاهش می دهد . لذا SOC دارد , مقیاس پذیری

نامیده NOC مبتنی بر شبکه که به شبکه بر تراشه و به اختصار 2

می شوند , ارائه شد که در آن معماری اتصالی مبتنی بر گذرگاه از

انعطاف پذیری و مقیاس پذیری بالایی برخوردار است [ 1] . وجود

یکی از NOC و SOC هسته های حافظة تعبی هشده ٣ در یک

ملزومات این نوع تراشه های پیچیده بوده و در کارایی آنها نقش

اساسی را ایفا م یکنند . آزمایش بیرونی هست ههای حافظة

تعبی هشده بدلیل محدودیت پینهای ورودی/خروجی تراشه بسیار

مشکل بوده و از طرفی در آزمایش حافظه بایستی حجم زیادی

اطلاعات در(از) سلولهای حافظه نوشته (خوانده) شود . بنابراین با

وجود مشکلات دسترسی و همچنین زمان مورد نیاز جهت انتشار

اطلاعات از طریق مدارات و شریانهای گوناگون موجود در تراشه ،

در آزمایش , BIST استفاده از خودآزمون توکار , یا به اختصار 4

حافظه راه حل بسیار مناسبی می باشد . انواع اشکالاتی که در

حافظه رخ م یدهد به اشکالات ساده و اشکالات پیوندی مدل

اشکالات ، (SAF م یشوند . اشکالات ساده شامل نوع : ایستا-بر( 5

اشکالات نگاهدارندة داده ، (TF اشکالات گذر ( 7 ، (SOF ایستا-باز( 6

هستند و اشکالات پیوندی (CF و اشکالات اتصالی ( 9 (DRF8)

. [ شامل دو یا چند اشکال ساده م یباشند [ 2

الگوریتمهای آزمایش حافظة متعددی وجود دارد که اکثر اشکالاتی

که در حافظه رخ م یدهند را پوشش م یدهند . تعدادی از این

حافظه بسیار مناسب هستند ، زیرا سخت BIST الگوریتمها برای

افزار تولید الگوها نسبتأ کوچک است و م یتواند برای چندین حافظة

درون تراشه بکار رود . این الگوریتمها به الگوریتمهای مارش

معروفند که هر کدام زیر مجموعه ایی از اشکالات حافظه را آشکار

پیشنهاد شده در [ 4] فقط BIST م یکنند [ 3] . برای مثال معماری

ها است و از روش شبه CF ها و TF ، ها SAF قادر به آشکارسازی

مارشی استفاده م ینماید که قادر به آشکارسازی و مکان یابی برخی

9n اشکالات است . در [ 5] نیز از یک الگوریتم مارش با پیچیدگی

ها استفاده NPSF ها و CF ، ها TF ، ها SAF جهت آشکارسازی

کرده است . برای کسب پوشش اشکال بالا ، بایستی از چندین

الگوریتم مارش جهت آشکارسازی اشکالات گوناگون در حافظ ههای

مختلف بهره برد . در [ 6] یک روش کارا در مجتمع کردن چندین

الگوریتم مارش درون یک مولد الگوی آزمایش جهت آزمایش انواع

مختلف حافظة تعبیه شده پیشنهاد گردیده است . این روش با

داشتن پوشش اشکال بالا ، از سربار سخت افزاری بالایی برخوردار

است بخصوص اگر چندین حافظة مختلف روی تراشه بصورت موازی

آزمایش شوند . در این مقاله روشی را بکار برد هایم که قادر است

چندین الگوریتم مارش را با کمترین هزینه و سربار مساحتی روی

هسته های حافظة مختلف اجرا کند .

حافظه استفاده شده u1575 است BIST در این روش از یک کنتر لکنندة

که در آن گامهای الگوریتم مارش بصورت حداقل کد در یک حافظة

ذخیره شده اند و همچنین از یک پیچندة سازگار با استاندارد ROM

7,8 ] استفاده شده که فرمانهای آزمایش (کد هر ] IEEE P1500

بصورت سریال دریافت و پس از BIST گام مارش) را از کنترلر

اجرای فرمان آزمایش روی هستة حافظة تحت آزمایش ، نتایج

آزمایش را از طریق یک خط سریال به کنترلر ارسال می کند . این

روش از انعطا فپذیری و پوشش اشکال بالایی در آزمایش هست ههای

حافظه برخوردار است .

در بخش دوم مرور کلی روی نشان هگذاریهای الگوریتم های مارش و

BIST سازمان آنها صورت گرفته و در بخش سوم جزئیات معماری

و BIST حافظه که شامل دو زیر بخش با عناوین معماری کنترلر

معماری پیچنده م یباشد ، مطرح شده است . نتایج شبه سازی در

بخش چهارم و نتیجه گیری در بخش پنجم بیان گردیده است.

۲- الگوریتمهای مارش و نشان هگذاریهای

مربوطه

گام (گام مارش) است که بصورت زیر K یک الگوریتم مارش دارای

توصیف م یشود :

را گامهای الگوریتم مارش در نظر بگیریم ، بنابراین : Mk تا M اگر 0

March algorithm :{< ترتیب آدرسدهی > (M ترتیب > ;( 0

آدرسدهی > (M ترتیب آدرسدهی> ; … ;( 1 > (Mk)}

جاییکه ترتیب آدرس دهی ، جهت حرکت هر گام از الگوریتم مارش

را روی سلولهای حافظه مشخص می کند که می تواند صعودی () ،

باشد . هر گام شامل عملیات (c) نزولی () و یا جهت دلخواه

است wD و یا wD ، rD ، rD خواندن و نوشتن با نشانه گذاری

بترتیب الگوی آزمایش و عکس الگوی آزمایش را D و D جاییکه

مشخص می کنند . الگوی آزمایش بایستی از (در) سلولهای حافظه

خوانده (نوشته) شود . جدول( ۱) الگوهای آزمایش را برای

٨۶􀰮 جان آ 􀣌􀦘 لا􀭃􀰔 ی کا 􀨉 ند􀩀􀥟 س 􀦿ا􀶢􀡶􀣡􀨯 ن 􀲻􀱱 او

۳۳۸

حافظ ههایی با طول کلمه ۸ بیت و شکل( ۲) آزمایش مارش یک

نشان March LR حافظه با طول کلمة ۴ بیت را مبتنی بر الگوریتم

. [ م یدهد[ 2

جدول ۱ : الگوهای آزمایش برای حافظه هایی با طول کلمه ۸ بیت

معکوس # نرمال #

۰ 00000000 ۱ 11111111

۲ 01010101 ۳ 10101010

۴ 00110011 ۵ 11001100

۶ 00001111 ۷ 11110000

حافظه BIST ۳- معماری

حافظه که شامل یک کنترل کنندة BIST در شکل( ۳) معماری

است ، IEEE P و یک پیچنده سازگار با استاندارد 1500 BIST

حافظة پیشنهادی ، جهت BIST نشان داده شده است . در معماری

و WSI فقط از خطوط سریال ، SOC کاهش ازدحام در سطح

و پیچنده استفاده BIST جهت ارتباط بین کنترل کنندة WSO

فرمانهای لازم BIST شده است . در این معماری ، کنترل کنندة

WSI (گامهای الگوریتمهای مارش) را بصورت سریال از طریق خط

دریافت م یکند . WSO به پیچنده ارسال و نتایج آزمایش را از خط

در صورت آشکارشدن هر نوع اشکال در هستة حافظه تحت آزمایش

تصمیمات لازم را جهت متوقف ساختن BIST ، کنترل کنندة

عملیات آزمایش و یا ادامة عملیات آزمایش اتخاذ می کند.

(w0000) ;

M0

(r0000,w1111) ; (r1111,w0000,r0000,w1111) ;

M1 M2

(r1111,w0000) ; (r0000,w1111,r1111,w0000) ;

M3 M4

(r0000,w0101,w1010,r1010) ;

M5

(r1010,w0101,r0101) ;

M6

(r0101,w0011,w1100,r1100) ;

M7

(r1100,w0011,r0011) ; (r0011) ;

M8 M9

ب رای حافظه ایی با March LR شکل ۲: آزمایش مارش مبتنی بر الگوریتم

طول کلمة ۴ بیت

حافظه BIST ۱- معماری کنتر لکنندة -۳

حافظه شامل یک حافظة BIST با توجه به شکل( ۴) ، کنترل کنندة

جهت ذخیرة فرمانهای آزمایش ، کنترل کنندة حافظة ROM

، ROM و سیگنالهای ورودی و خروجی می باشد . حافظة ROM

گامهای چندین الگوریتم را (بسته به تعداد الگوریتمهای مورد نیاز

جهت اجرا) بترتیب در خود ذخیره دارد. کنتر لکنندة حافظة

از طریق یک شمارندة برنامه ، هر فرمان آزمایش را از حافظة ROM

به پیچنده ارسال WSI واکشی کرده و از طریق خط سریال ROM

دریافت م یکند و WSO م یکند و سپس نتایج آزمایش را از طریق

سیگنالهای مورد نیاز را فعال م ینماید . جدول ( ۵) تعداد ۹ گام

مارش را که در اکثر الگوریتمهای مارش موجود بکار م یروند ، لیست

کرده است . این ۹ گام مارش را در چهار بیت کد کرد هایم ( با چهار

بیت در حالت کلی ۱۶ عنصر مارش را می توان کد کرد یا بعبارتی

می توان گامهای مارش کلیة الگوریتمهای مارش موجود و حتی

الگوریتمهای مارشی که در آینده مطرح م یشوند را کد کرد) .

حافظة پیشنهادی BIST شکل ۳ : معماری

بیت در هر B برای آزمایش یک حافظة کلمه-گرا ، به ازای هر

عدد الگوی آزمایش مورد نیاز است [ 9] . جدول log2B + کلمه ، 1

۶) الگوهای آزمایش مورد نیاز برای آزمایش یک حافظه با طول )

کلمة ۸ بیت را لیست کرده است که فقط در دو بیت آنها را کد

کرد هایم . یک بیت نیز برای حالت نرمال/معکوس الگوی آزمایش در

نظر گرفته شده است . در حالت کلی برای کد کردن هر الگوی

و S = log2B + بیت نیاز است ، جاییکه 1 log2S + آزمایش ، تعداد 1

تعداد بیتها در هر کلمه از حافظه است . بطورکلی در هر الگوریتم B

الگوی آزمایش را که قبلا توسط یک ، rD یا rD مارش ، عمل

در حافظه نوشته شده است ، م یخواند . لذا wD و یا wD عمل

م یتواند کدگذاری الگوی آزمایش مربوط به هر عمل خواندن در

هرگام از الگوریتم حذف شود که این باعث کاهش تعداد بیتها در

هرکد فرمان آزمایش می شود .

ROM

گامهای

گامهای

.

.

گامهای

آنترل

ر

حافظ

ة

ROM

شمارن

دة

برنا

ه

آزماینده

خارج از

تراشه

۳۳۹

پیشنهادی BIST شکل ۴ : کنترلر

جدول ۵ : کد گامهای مارش

کد کد گام کد گام

r 0000 rww 0100 rwrw 1000

w 0001 rwwr 0101

rw 0010 rwww 0110 افزایش آدرس () : 1

rwr 0011 rwrrw 0111 کاهش آدرس () : 0

(B= جدول ۶ : کد الگوهای آزمایش ( 8

انتخاب نرمال/معکوس کد الگوی آزمایش(معکوس/ نرمال)

00000000/11111111 00

01010101/10101010 01

00110011/11001100 10

نرمال : 1

معکوس : 0

00001111/11110000 11

IEEE P ۲- معماری پیچنده سازگار با 1500 -۳

حافظه ، یکی از ترکیبات مهم ، پیچنده است که یک BIST در

حافظه م یباشد . اساس کار پیچنده ، BIST تکنولوژی وابسته به

فراهم کردن یک قابلیت آزمایش کامل برای کنترل کننده آزمایش

درون تراشه و یا خارج از تراشه است . از طرفی قابلیت جداسازی

هسته را از منطق اطراف هسته فراهم م یسازد تا در هنگام آزمایش

هسته و یا آزمایش منطق اطراف هسته ، از تاثیرگذاریهای نامطلوب

IEEE P بر یکدیگر جلوگیری نماید [ 10 ] . پیچندة استاندارد 1500

کلیة قابلیتهای ذکر شده را داراست . ولی چون در حالت کلی برای

طراحی شده است، لذا استفادة کلیة SOC آزمایش هست ههای

قابلیتهای آن سربار سخت افزاری بالایی را ایجاد می کند. از طرفی

بدلیل عملکرد ساده (خواندن/نوشتن) و ساختار منظم حافظ هها ، در

IEEE P روش پیشنهادی ، یک پیچندة سازگار با استاندارد 1500

جهت حصول به قابلیت آزمایش و همچنین سربار مساحتی پایین

اتخاذ شده است. در شکل ( ۷) ، معماری پیچندة پیشنهادی نشان

از BIST داده شده است . کلیة فرمانهای آزمایش از طرف کنترلر

بصورت سریال وارد پیچنده شده و با دریافت WSI طریق

در رجیستر دستورالعمل ، WClock و Update_wir سیگنالهای

ذخیره م یشوند . بطورکلی ، معماری پیچنده دارای (WIR)

ترکیبات زیر است :

• رجیستر دستورالعمل پیچنده : برای ذخیرة فرمانهای آزمایش

جهت دیکد شدن بکار م یرود .

• مولد الگوی آزمایش : جهت تولید الگوی آزمایش موردنیاز برای

[ نوشتن در حافظه و خواندن از آن طراحی شده است. در [ 6

یک مولد الگوی آزمایش پیشنهاد شده است که پیاده سازی آن ،

سربار مساحتی بالایی را ایجاد م یکند ، بخصوص اگر طول

الگوهای آزمایش زیاد باشد . در حالیکه مولد پیشنهادی در این

مقاله بسادگی یک دیکدر است و از سربار مساحتی پایینی

برخوردار است .

• مولدآدرس : مولدآدرس پیشنهادی یک شمارندة گری می باشد

. زیرا علاوه بر اینکه شمارندة گری از سربار مساحتی پایینی

نسبت به شمارندة دودویی برخوردار است ، مصرف توان پایینی

را نیز روی خطوط آدرس حافظه فراهم می سازد. برای یک

بیتی ، تعداد انتقالات برابر است با N شمارندة دودویی

N 11 ] ، در حالیکه در یک شمارندة گری ] 2N+1 − N − 2

N بیتی تعداد انتقالات برابر ب ا

2 است. بنابراین فعالیت

% سویچینگ خطوط آدرس با استفاده از شمارندة گری حدود ۵۰

کاهش می یابد که این مصرف توان را به نصف م یرساند.

• مقایس هگر : برای مقایسة داده های خوانده شده از حافظه و

داد ههای مورد انتظار طراحی شده است .

• دیکدر عناصر مارش : مبتنی بر یک ماشین حالت محدود است

که فرمانهای موجود در رجیستر دستورالعمل پیچنده را دیکد

کرده و سیگنالهای کنترلی مورد نیاز را برای حافظه ، مولد

آدرس و همچنین مولد الگوی آزمایش فراهم می سازد. از طرفی

هنگام آشکارشدن یک اشکال ، نتایج آزمایش را به کنترلر اعلان

و ارسال می دارد .

۴- نتایج شبیه سازی

SRAM حافظة پیشنهادی , از یک BIST در شبی هسازی معماری

بعنوان حافظة تحت آزمایش استفاده شده است و پیچنده برای ۷

و ”r“ ، ” rw“ ، ” rww“ ، ” rwr“ ، ”rwrw“ ، ”rwwr“ : عدد گام مارش

پیکربندی شده است که می تواند الگوریتمهای مارش متعددی ”w

و غیره را MATS+ ، March C+ ، March LR نظیر الگوریتمهای

روی هسته حافظة تحت آزمایش اجرا کند که در اینجا ما فقط

را که از پوشش اشکال مناسبی برخوردار است March LR الگوریتم

برای آزمایش حافظه استفاده کرد هایم . جدول ( ۸) زمان کل کاربرد

روی حافظة تحت M arch LR آزمایش را با اجرای الگوریتم

آزمایش با انداز ههای مختلف نشان می دهد.

Mohsen_mahyar@yahoo.com

۳۴۰

شکل ۷ : معماری پیچندة پیشنهادی

March LR جدول ۸ : زمان کل کاربرد آزمایش را با اجرای الگوریتم

فضای ذخیر هسازی

حافظه

4K × 32 1K × 32 512 × 16

زمان تست 573952

ns

1147904

ns

2295808

ns

در شکل( ۹) مقایسة بین شمارندة گری و شمارندة دودویی و در

شکل ( ۱۰ ) مقایسه سربارمساحتی بین مولد الگوی آزمایش

پیشنهادی و مولد الگوی آزمایش پیشنهاد شده در [ 6] بصورت

نمودار میل هایی نشان داده شده است. در حالت کلی می توان نتیجه

حافظة پیشنهادی : BIST گرفت که در معماری

حافظه BIST ۱. هزینة آزمایش بسیار پایین است زیرا از روش

برای آزمایش هسته های حافظه استفاده شده است که این روش

ارزان جهت ارزشدهی (ATE) فقط نیاز به یک آزماینده خارجی

و همچنین آنالیز نتایج آزمایش، دارد. BIST اولیة

۲. ترکیبات از حداقل سربار مساحتی برخوردار م یباشند

. ( [ (بخصوص در مقایسه با روش پیشنهاد شده در [ 6

۳. روی خطوط آدرس ، مصرف توان بسیار پایین است و آن بدلیل

استفاده از شمارندة گری برای آدرس دهی حافظة تحت آزمایش

م یباشد .

۴. آزمایش با سرعت مشخصة تراشه انجام می شود و آن بدلیل

حافظه و کاهش ارتباطات و وابستگیهای BIST استفاده از روش

آزمایش به خارج از تراشه می باشد .

BIST ۵. پوشش اشکال بسیار بالا است و آن بدلیل وجود کنترلر

حافظه است که قادر خواهیم بود چندین الگوریتم مارش روی

حافظة تحت آزمایش اجرا کنیم .

شکل ۹ : مقایسة بین شمارندة گری و شمارندة دودویی

[ شکل ۱۰ : مقایسه بین مولد پیشنهادی و مولد الگوی آزمایش [ 6

۵- نتیجه گیری

حافظة پیشنهادی و طراحی شده قادر BIST با استفاده از معماری

هستیم هر تعداد الگوریتم مارش را روی هسته های حافظة تحت

حافظه BIST آزمایش اجرا نماییم . در این معماری از یک کنترلر

که کاملأ مستقل از تکنولوژی هستة حافظه است بهره گرفته ایم تا با

کمترین نیاز به سیگنالهای کنترلی بیرونی و کمترین هزینه آزمایش

، حداکثر مقدار پوشش اشکال را در آزمایش هست ههای حافظه

داشته باشیم . از طرفی با طراحی یک پیچندة سازگار با استاندارد

کمترین سربار مساحتی (در مقایسه با روش ، IEEE P1500

پیشنهادی در [ 6] ) و همچنین حداقل مصرف توان بویژه روی

خطوط آدرس هستة حافظة تحت آزمایش را فراهم ساخت هایم .

همچنین بدلیل پیشرفت در تکنولوژی فرایند ساخت ، امکان وقوع

اشکالاتی در تولید وجود دارد که تا بحال شناخته و مدل نشد هاند .

مضافأ این روش م یتواند برای آزمایش چندین هستة حافظه موجود

بطور همزمان بکار رود که درجمع ، سربار ، NOC یا SOC در

مساحتی بسیار ناچیزی را شامل می شود .

مراجع

[1] A. Jansch , H. Tenhunen, Network On Chip, Kluwer

Academic publishers, 2003,pp 131-151.

[2] A.J. van de Goor, G.N. Gaydadjiev, V.N.Yarmolik, and

V.G.Mikitjuk, March LR: A Test for Realistic Linked Faults,

Proc.14th VLSI Test Symp., pp. 272-280, 1996.

0

20

40

60

80

100

120

140

160

180

Logical Cells

8 bits 16 bits 32 bits

Word Width

______⁄'"! " %

______! $

مولد پیشنهادی

[ مولد [ 6

0

10

20

30

40

50

Logical Cells

512 w 1 KW 4 KW 64 KW

Address Space

شمارندة گری

شمارندة باینری

شمارنده گری

شمارنده دودوبی

Mohsen_mahyar@yahoo.com

۳۴۱

[3] A. J. Van de Goor, I.B.S Tlili, March Test for wordoriented

memories, Proc. Design Automation and Test in

Europe, pp. 501-508, 1998.

[4] Timothy j. Bergfeld, Dirk Niggemeyer, Elizabeth M.

Rudnick, Diagnostic Testing of Embedded Memories Using

BIST,Design,Automation AND test in Europe,2000, Paris,

France .

[5] G. M. Park and H. Chang, An extended March test

algorithm for embedded memories, in Proc. 6th Asian Test

Symp., Akita, Japan, Nov.1997, pp. 404–409.

[6] Wei-Lun Wang, Kuen-Jong Lee, and Jhing-Fa Wang , An

On-Chip March Pattern Generator for Testing Embedded

Memory Cores, IEEE transaction on very larg scale

integration (VLSI) systems,vol. 9,No. 5, October 2001.

[7] Marcus Hedlund , IEEE P1500 The Standard for

Embedded Core Test, School of Emgineering Department

of Electronic-and computer Engineering, university of

Jonkoping,Sweden.

[8] P1500 SECT Task Forces. IEEE P1500 Web Site.

http://grouper.ieee.org/qroups/1500.

[9] Ad j. Van de Goor, I.B.S. Tlili, A Systematic Method for

modifying March Tests for Bit-Oriented Memories into Tests

for Word-Oriented Memories, IEEE 2003.

[10] Rajsuman, Rochit , System-On-a-Chip : Design and test,

Published by Artech House, Incorporated , July 2000.

[11] H. Cheung and S. K. Gupta. A BIST Methodology for

Comprehensive Testing Of RAM with Reduced Heat

Dissipation. In Proc. IEEE International Test Conference,

pages 386–395, 1996.

زی رنوی سها

1 System on Chip

2 Network on chip

3 Embedded memory cores

4 Built in Self Test

5 Stuck-at Fault

6 Stuck-Open Fault

7 Transition Fault

8 Data Retention Fault

9 Coupling Fault

Mohsen_mahyar@yahoo.com

 

 

 

 

 

 

 

__

 

   + MOHSEN GHASEMI - ۱٢:۱۸ ‎ق.ظ ; ۱۳۸٩/٧/۱٢