یک روش خودآزمون توکار برنامه پذیر برای آزمایش هسته های حافظه

۳۳۶

یک روش خودآزمون توکار برنامه پذیر برای آزمایش هسته های حافظه

IEEE P در تراشه های پیچیده تحت استاندارد 1500

Mohsen_mahyar@yahoo.com

چکیده

روش پیشنهاد شده در این مقاله اجرای چندین الگوریتم مارش را با هزینه و سربار مساحتی کمتر روی هسته های حافظه ممکن

حافظه که مستقل از تکنولو ژ ی هست ه های حافظه است و همچنین از یک پیچندة BIST می سازد . در این روش از یک کنتر ل کنندة

وابسته به تکنولوژی هستة حافظه استفاده شده ، که فرمانهای آزمایش را از طریق یک خط IEEE P سازگار با استاندارد 1500

دریافت و پس از اجرای فرمان آزمایش ، نتایج آزمایش را از طریق یک خط سریال خر و جی به کنترلر BIST سریال ورودی از کنترل ر

ارسال م ی کند . هر فرمان آزمایش ، یک گام از الگوریتم مارش است که شامل ترتیب آدر س دهی ، عملیات خواندن و نوشتن و

همچنین الگوی آزمایشی که روی سلولهای هستة حافظة تحت آزمایش نوشته و خوانده م ی شود ، م ی باشد . این فرمانها با حداقل

ذخیره م یشوند . BIST موجود در کنترلر ROM بیت ، کدگذاری شد ه و درحافظة

کلمات کلیدی

NOC , SOC , IEEE P خودآزمون توکار , هسته های حافظه , پیچنده , 1500

۳۳۷

۱- مقدمه

پیشرفت روزافزون در تکنولوژیهای مرتبط با طراحی و ساخت

قطعات مدارات مجتمع ، طراحان را قادر ساخته است که بسادگی

یک سیستم را درون یک تراشه قرار دهند . یک سیستم در تراشه

نامیده می شود متشکل از چندین بلاک SOC که به اختصار 1

متفاوت با عملکردهای متفاوت م یباشد که به این بلاکها هسته

گفته می شود ، از طرف دیگر با توجه به تعداد زیاد هسته ها و

مبتنی بر هسته ، یک چالش SOC پیچیدگی آنان ، آزمایش یک

بزرگ است , زیرا بدلیل کاهش چشمگیر قابلیت کنترل و مشاهده و

یا به عبارتی دسترسی به هسته ها و منطق اطراف آنها ، آزمایش

مبتنی بر روشهای سنتی تقریبأ غیرممکن شده است . از طرفی با

پیچیدگی ارتباطی در آنها , SOC رشد تعداد هسته ها در یک

افزایش یافته و بدلیل محدویتهای ساختاری که در گذرگاها وجود

های SOC را کاهش می دهد . لذا SOC دارد , مقیاس پذیری

نامیده NOC مبتنی بر شبکه که به شبکه بر تراشه و به اختصار 2

می شوند , ارائه شد که در آن معماری اتصالی مبتنی بر گذرگاه از

انعطاف پذیری و مقیاس پذیری بالایی برخوردار است [ 1] . وجود

یکی از NOC و SOC هسته های حافظة تعبی هشده ٣ در یک

ملزومات این نوع تراشه های پیچیده بوده و در کارایی آنها نقش

اساسی را ایفا م یکنند . آزمایش بیرونی هست ههای حافظة

تعبی هشده بدلیل محدودیت پینهای ورودی/خروجی تراشه بسیار

مشکل بوده و از طرفی در آزمایش حافظه بایستی حجم زیادی

اطلاعات در(از) سلولهای حافظه نوشته (خوانده) شود . بنابراین با

وجود مشکلات دسترسی و همچنین زمان مورد نیاز جهت انتشار

اطلاعات از طریق مدارات و شریانهای گوناگون موجود در تراشه ،

در آزمایش , BIST استفاده از خودآزمون توکار , یا به اختصار 4

حافظه راه حل بسیار مناسبی می باشد . انواع اشکالاتی که در

حافظه رخ م یدهد به اشکالات ساده و اشکالات پیوندی مدل

اشکالات ، (SAF م یشوند . اشکالات ساده شامل نوع : ایستا-بر( 5

اشکالات نگاهدارندة داده ، (TF اشکالات گذر ( 7 ، (SOF ایستا-باز( 6

هستند و اشکالات پیوندی (CF و اشکالات اتصالی ( 9 (DRF8)

. [ شامل دو یا چند اشکال ساده م یباشند [ 2

الگوریتمهای آزمایش حافظة متعددی وجود دارد که اکثر اشکالاتی

که در حافظه رخ م یدهند را پوشش م یدهند . تعدادی از این

حافظه بسیار مناسب هستند ، زیرا سخت BIST الگوریتمها برای

افزار تولید الگوها نسبتأ کوچک است و م یتواند برای چندین حافظة

درون تراشه بکار رود . این الگوریتمها به الگوریتمهای مارش

معروفند که هر کدام زیر مجموعه ایی از اشکالات حافظه را آشکار

پیشنهاد شده در [ 4] فقط BIST م یکنند [ 3] . برای مثال معماری

ها است و از روش شبه CF ها و TF ، ها SAF قادر به آشکارسازی

مارشی استفاده م ینماید که قادر به آشکارسازی و مکان یابی برخی

9n اشکالات است . در [ 5] نیز از یک الگوریتم مارش با پیچیدگی

ها استفاده NPSF ها و CF ، ها TF ، ها SAF جهت آشکارسازی

کرده است . برای کسب پوشش اشکال بالا ، بایستی از چندین

الگوریتم مارش جهت آشکارسازی اشکالات گوناگون در حافظ ههای

مختلف بهره برد . در [ 6] یک روش کارا در مجتمع کردن چندین

الگوریتم مارش درون یک مولد الگوی آزمایش جهت آزمایش انواع

مختلف حافظة تعبیه شده پیشنهاد گردیده است . این روش با

داشتن پوشش اشکال بالا ، از سربار سخت افزاری بالایی برخوردار

است بخصوص اگر چندین حافظة مختلف روی تراشه بصورت موازی

آزمایش شوند . در این مقاله روشی را بکار برد هایم که قادر است

چندین الگوریتم مارش را با کمترین هزینه و سربار مساحتی روی

هسته های حافظة مختلف اجرا کند .

حافظه استفاده شده u1575 است BIST در این روش از یک کنتر لکنندة

که در آن گامهای الگوریتم مارش بصورت حداقل کد در یک حافظة

ذخیره شده اند و همچنین از یک پیچندة سازگار با استاندارد ROM

7,8 ] استفاده شده که فرمانهای آزمایش (کد هر ] IEEE P1500

بصورت سریال دریافت و پس از BIST گام مارش) را از کنترلر

اجرای فرمان آزمایش روی هستة حافظة تحت آزمایش ، نتایج

آزمایش را از طریق یک خط سریال به کنترلر ارسال می کند . این

روش از انعطا فپذیری و پوشش اشکال بالایی در آزمایش هست ههای

حافظه برخوردار است .

در بخش دوم مرور کلی روی نشان هگذاریهای الگوریتم های مارش و

BIST سازمان آنها صورت گرفته و در بخش سوم جزئیات معماری

و BIST حافظه که شامل دو زیر بخش با عناوین معماری کنترلر

معماری پیچنده م یباشد ، مطرح شده است . نتایج شبه سازی در

بخش چهارم و نتیجه گیری در بخش پنجم بیان گردیده است.

۲- الگوریتمهای مارش و نشان هگذاریهای

مربوطه

گام (گام مارش) است که بصورت زیر K یک الگوریتم مارش دارای

توصیف م یشود :

را گامهای الگوریتم مارش در نظر بگیریم ، بنابراین : Mk تا M اگر 0

March algorithm :{< ترتیب آدرسدهی > (M ترتیب > ;( 0

آدرسدهی > (M ترتیب آدرسدهی> ; … ;( 1 > (Mk)}

جاییکه ترتیب آدرس دهی ، جهت حرکت هر گام از الگوریتم مارش

را روی سلولهای حافظه مشخص می کند که می تواند صعودی () ،

باشد . هر گام شامل عملیات (c) نزولی () و یا جهت دلخواه

است wD و یا wD ، rD ، rD خواندن و نوشتن با نشانه گذاری

بترتیب الگوی آزمایش و عکس الگوی آزمایش را D و D جاییکه

مشخص می کنند . الگوی آزمایش بایستی از (در) سلولهای حافظه

خوانده (نوشته) شود . جدول( ۱) الگوهای آزمایش را برای

٨۶?? جان آ ???? لا???? ی کا ?? ند???? س ??ا???????? ن ???? او

۳۳۸

حافظ ههایی با طول کلمه ۸ بیت و شکل( ۲) آزمایش مارش یک

نشان March LR حافظه با طول کلمة ۴ بیت را مبتنی بر الگوریتم

. [ م یدهد[ 2

جدول ۱ : الگوهای آزمایش برای حافظه هایی با طول کلمه ۸ بیت

معکوس # نرمال #

۰ 00000000 ۱ 11111111

۲ 01010101 ۳ 10101010

۴ 00110011 ۵ 11001100

۶ 00001111 ۷ 11110000

حافظه BIST ۳- معماری

حافظه که شامل یک کنترل کنندة BIST در شکل( ۳) معماری

است ، IEEE P و یک پیچنده سازگار با استاندارد 1500 BIST

حافظة پیشنهادی ، جهت BIST نشان داده شده است . در معماری

و WSI فقط از خطوط سریال ، SOC کاهش ازدحام در سطح

و پیچنده استفاده BIST جهت ارتباط بین کنترل کنندة WSO

فرمانهای لازم BIST شده است . در این معماری ، کنترل کنندة

WSI (گامهای الگوریتمهای مارش) را بصورت سریال از طریق خط

/ 0 نظر / 138 بازدید